systemverilog中include，import，incdir的区别

news/2024/9/12 18:10:36 标签: systemverilog

include

include关键字用于包含一个预处理文件，这个文件通常包含了各种定义，比如类型定义、常量、宏等。这些定义会直接插入到使用include的地方，就像你手动复制粘贴了一样。include主要用于包含头文件，其中可能包含了一系列的define宏、typedef、parameter和localparam等预处理指令。

//constants.svh
`define MAX_SIZE 1024  
`define MIN_SIZE 16  
  
typedef enum logic [1:0] {  
    IDLE = 2'b00,  
    START = 2'b01,  
    ACTIVE = 2'b10,  
    DONE = 2'b11  
} state_t;

`include "constants.svh"  
  
module module_using_constants;  
  
    localparam int unsigned array_size = `MAX_SIZE; // 使用宏定义的常量  
    state_t current_state; // 使用typedef定义的类型  
  
    // ... 其他代码 ...  
  
endmodule

import

import关键字则用于导入包（package）中的成员。包是一种组织和封装代码的方式，允许你在多个模块之间共享类型定义、常量、函数和类。当你在一个模块中使用import时，你实际上是在告诉编译器，你想要使用特定包中的具体成员。

//my_package.sv
package my_package;  
  
    class MyClass;  
        // ... 类的定义 ...  
    endclass  
  
    function int add(int a, int b);  
        return a + b;  
    endfunction  
  
endpackage

import my_package::*; // 导入包内所有公开的声明  
  
module module_using_package;  
  
    MyClass my_obj = new(); // 直接使用类名，无需前缀  
    int sum = add(5, 3); // 直接使用函数名，无需前缀  
  
    // ... 其他代码 ...  
  
endmodule

incdir

在SystemVerilog中，+incdir+ 是一个编译时选项，用于指定编译器在搜索 include 文件时应该包含哪些目录。这个选项通常与硬件设计和验证的仿真工具（如VCS、ModelSim等）一起使用。

假设有如下文件结构

/project  
  /src  
    main.sv  
  /include  
    constants.svh

其中，main.sv 是你的主SystemVerilog文件，它想要包含（include）位于 include 目录下的 constants.svh文件。constants.svh 文件中定义了一些常量、类型或宏定义，这些在 main.sv 中会被使用。

constants.svh文件内容示例

`define WIDTH 8  
typedef logic [`WIDTH-1:0] data_t;

main.sv内容示例

`include "constants.svh"  
  
module main;  
    data_t my_data;  
    // ... 使用my_data和其他基于constants.svh定义的元素 ...  
endmodule

使用+incdir+编译

为了编译 main.sv 并使编译器能够找到 constants.svh 文件，你需要在编译命令中使用 +incdir+ 选项来指定包含目录。以下是一个使用VCS作为仿真工具的编译命令示例：

vcs -sverilog +incdir+/project/include main.sv

在这个命令中：

vcs 是调用VCS仿真工具的命令。
-sverilog 选项告诉VCS支持SystemVerilog语法。
+incdir+/project/include 指定了包含目录，即VCS在搜索 include 文件时应该查看的目录。注意，路径 /project/include 应该根据你的实际项目结构进行调整。
main.sv 是要编译的SystemVerilog文件。

注意事项